Validierungsphase zur Entwicklung eines hybriden Halbleiter-Chips (analog/digital) für effiziente Matrixberechnungen zur Beschleunigung von KI für 6G-Technologien

Abstract

Das vorliegende Vorhaben hatte zum Ziel, einen Proof of Concept für eine neuartige Rechenarchitektur zu validieren, die parallele Matrixberechnungen in der analogen Domäne ermöglicht. Diese Architektur ist primär für Anwendungen der künstlichen Intelligenz (KI) konzipiert, die ihrerseits eine wesentliche Grundlage für 6G-Technologien bilden können. Sowohl Zukunftstechnologien wie 6G als auch moderne KI-Modelle erfordern umfangreiche Matrixberechnungen. Aufgrund des inhärent parallelen Charakters dieser Operationen stoßen sequenziell arbeitende, klassische Computerarchitekturen hierbei an ihre Grenzen. Die entwickelte Technologie setzt an dieser Stelle an, indem sie die Matrixberechnungen in die analoge Domäne überführt und parallelisiert, zugleich aber über eine digitale Schnittstelle eine nahtlose Integration in bestehende digitale Systemlandschaften gewährleistet. Das Vorhaben zielte darauf ab, eine Lösung zur Beschleunigung von Matrixberechnungen auf Basis einer neuartigen hybriden (analog/mixed-signal) Architektur zu entwickeln. Im Mittelpunkt stand die Entwicklung eines Hybridchips bzw. IP-Cores, der durch parallele Verarbeitung in der analogen Domäne eine leistungsfähige und energieeffiziente Antwort auf den wachsenden Bedarf an Matrixberechnungen bietet – sowohl als lokale Edge-Computing-Lösung für Endgeräte als auch für den Einsatz in Servern, die KI-Anwendungen und 6G-Kommunikation gleichermaßen unterstützen. Innerhalb des zwölfmonatigen Programms bestand das Entwicklungs- und Validierungsziel darin, den Proof of Concept anhand eines Prototyps zu demonstrieren, der als hybrider KI-Beschleuniger die anwendungsnahen Matrixberechnungen in ihrer Gesamtheit beschleunigt. Über den hybriden Beschleuniger hinaus wurde im Rahmen des Vorhabens ein zweiter Implementierungspfad verfolgt: eine rein digitale Variante, die auf demselben Rechenprinzip beruht. Beide Umsetzungen sind Beschleuniger im eigentlichen Sinne, da das zugrunde liegende Rechenverfahren die Zahl der Rechenschritte pro MAC-Operation (Multiply-Accumulate) maßgeblich reduziert und so einen deutlichen Leistungs- und Effizienzgewinn gegenüber klassischen Architekturen ermöglicht. Während die hybride Umsetzung auf einer 0,8-μm-CMOS-Legacy-Node aufsetzt, zielt die digitale Variante auf einen modernen 22-nm-FDSOI-Prozess von GlobalFoundries (GF) ab. Damit lässt sich das gemeinsame Rechenprinzip technologieübergreifend betrachten und die Tragfähigkeit des Ansatzes über unterschiedliche Fertigungstechnologien hinweg bewerten.