DIVA-IC - Neuartige Designmethoden für vertrauenswürdige Elektronikschaltungen; Teilvorhaben: Simulation von Seitenkanalangriffen mit Hilfe von virtuellen Prototypen

Abstract

Im Projekt DIVA-IC sollte der Integritäts- und Identitätsschutz von elektronischen Bauteilen im Bereich der Mobilität und Automatisierungstechnik gestärkt werden, im Fokus standen hierbei Nebenaggregate für das autonome Fahren sowie Anwendungen in der Robotik und in Intralogistiksystemen. Das Teilvorhaben von Cadence trägt mit der Modellierung von Sicherheitseigenschaften in einem Virtuellen Prototyp zu dem oben formulierten Gesamtziel bei. Es wurde eine Methodik zur Modellierung von Virtuellen Prototypen entwickelt, die die Simulation von Seitenkanalangriffen ermöglicht. Seitenkanalangriffe sind dazu geeignet Geheimnisse aus Hard- und Software zu extrahieren und eröffnen so Möglichkeiten, Schutzfunktionen wie z.B. Codeverschlüsselungen auszuhebeln. Durch die Simulationsmöglichkeit von Seitenkanalangriffen in Virtuellen Prototypen können potenzielle Sicherheitslücken in der Hard- und Software schneller erkannt werden als durch Simulationen auf einer detaillierteren Ebene, so dass idealerweise bereits in einer frühen Projektphase entsprechende Gegenmaßnahmen entwickelt werden können. Der Beitrag von Cadence umfasst die Erstellung eines VP-Frameworks, das verschiedene Technologien integriert, einschließlich der Co-Simulation von GEM5 1und SystemC/TLM2. Dies ermöglicht die Modellierung eines vollständigen Systems on Chip (SoC), einschließlich des Anwendungsprozessors, Caches, Interconnect, Speicher und Hardware-Beschleuniger. Zusätzlich zur Simulation wird sowohl trace-basiertes als auch GDB-basiertes Debugging unterstützt, für die Hardware als auch für die eingebettete Software. Dies erleichtert die Entwicklung und Analyse von Systemfunktionen und Benutzeranwendungen. Sicherheitsfunktionen werden auf dem modellierten Zielsystem implementiert, einschließlich RSA3-Verschlüsselung und -Entschlüsselung, DES4-Verschlüsselung und Entschlüsselung sowie „Secure Boot Flow“ (gesicherter Boot-Vorgang). Um Seitenkanalangriffe auf der Zielplattform zu modellieren, werden Werkzeuge zur Extraktion von Timing und Leistung zum Virtuellen Prototypen hinzugefügt, indem erweiterte M5OPT-Anweisungen hinzugefügt und TLMPower35 integriert wurden. Diese sind flexibel überall im Hardwaremodell oder in der Applications-Software platzierbar und verursachen vernachlässigbaren Overhead. Mit den extrahierten Informationen aus dem Virtuellen Prototypen werden mehrere Seitenkanalangriffsszenarien erfolgreich modelliert, einschließlich „Timing-Angriff“ und „Differential-Power-Angriff“. Ein weiterer Beitrag zu den Zielen des Projektes war die Bereitstellung und Unterstützung für die Cadence EDA-Produkte JasperGold und Stratus HLS (High-Level-Synthese). Die Partner des Projektes verwendeten JasperGold, um formale Verifikation auf dem Anwendungsprozessor durchzuführen und Sicherheitsprüfungen vorzunehmen, wie zum Beispiel die Erkennung von Hardware-Trojanern. Stratus HLS wurde verwendet, um eine Methodik zur automatischen Generierung von RTL-Code aus dem SystemC-Modell zu demonstrieren, z.B. für die RSA-Verschlüsselung. Dies fügt dem entwickelten Virtuellen Prototypen zusätzlichen Mehrwert hinzu, und Softwareentwickler können hochwertige Hardware-Designs aus abstrakten SystemC-Modellen erzeugen. Diese Methodik kann die Produktivität erheblich steigern und die Markteinführungszeit verkürzen.