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Author: Zeidler, Steffen ×

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    Design and Evaluation of Radiation-Hardened Standard Cell Flip-Flops
    (New York, NY : Institute of Electrical and Electronics Engineers, 2021) Schrape, Oliver; Andjelkovic, Marko; Breitenreiter, Anselm; Zeidler, Steffen; Balashov, Alexey; Krstic, Milos
    Use of a standard non-rad-hard digital cell library in the rad-hard design can be a cost-effective solution for space applications. In this paper we demonstrate how a standard non-rad-hard flip-flop, as one of the most vulnerable digital cells, can be converted into a rad-hard flip-flop without modifying its internal structure. We present five variants of a Triple Modular Redundancy (TMR) flip-flop: baseline TMR flip-flop, latch-based TMR flip-flop, True-Single Phase Clock (TSPC) TMR flip-flop, scannable TMR flip-flop and self-correcting TMR flip-flop. For all variants, the multi-bit upsets have been addressed by applying special placement constraints, while the Single Event Transient (SET) mitigation was achieved through the usage of customized SET filters and selection of optimal inverter sizes for the clock and reset trees. The proposed flip-flop variants feature differing performance, thus enabling to choose the optimal solution for every sensitive node in the circuit, according to the predefined design constraints. Several flip-flop designs have been validated on IHP’s 130nm BiCMOS process, by irradiation of custom-designed shift registers. It has been shown that the proposed TMR flip-flops are robust to soft errors with a threshold Linear Energy Transfer (LET) from ( 32.4 (MeV⋅cm2/mg) ) to ( 62.5 (MeV⋅cm2/mg) ), depending on the variant.
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    Designconstraining für rauschoptimierte Schaltungen mit Chip-Verifizierung : Schlussbericht zum Vorhaben im Rahmen des Eurostars Projekts: E! 7531 IC-NAO "Framework zur Analyse und Optimierung des Rauschverhaltens integrierter Schaltungen" ; Projektlaufzeit: 01.11.2012-31.10.2014
    (Hannover : Technische Informationsbibliothek (TIB), 2015) Krstić, Milos; Zeidler, Steffen; Fan, Xin
    Das simultane Schalten digitaler Logik in komplexen Mikrochips führt zum s.g. Schaltrauschen, das mit stei-gender Komplexität der Schaltungen vermehrt zu Problemen mit der Spannungsversorgung bzw. zu Störungen von analogen Komponenten. Zwar gibt es bereits Lösungen (z.B. das Einführung von Jitter bzw. Phasenver-schiebungen), jedoch setzen entsprechende Verfahren im Layout-Prozess der Schaltung an, wo die Möglich-keiten zur Reduktion des Schaltrauschens limitiert sind. Ziel des Projekts war es Methoden und Werkzeugen zur Optimierung des Schaltrauschens, wobei bereits wäh-rend der Konzeptionierung durch Anpassungen der Schaltungsstruktur (Taktinvertierung, Einführen von zu-sätzlichen Pipelinestufen) der Optimierung des Schaltrauschens Rechnung getragen wird, ohne dass erneute aufwendige Designiterationen notwendig sind. Neben der Entwicklung der Verfahren stand auch deren Integration in ein Software-Werkzeug im Fokus des Projekts. Entsprechend wurde eine CAD-Anwendung entwickelt, die Funktionen zur Realisierung des Optimie-rungsverfahrens bereitstellt. Der Bericht stellt den Verlauf des Projektes und die Ergebnisse des Projekts dar.