Active and continuous compensation of clock jitter in CT ∆Σ-ADCs

Abstract

Zeitkontinuierliche Delta-Sigma-ADCs werden durch Taktjitter beeinflusst, da die Taktflanken die Impulsbreite des DAC steuern und somit das Rückkopplungssignal direkt stören. Um den Einfluss des Taktjitters zu reduzieren, werden heute hauptsächlich geschaltete Kondensatoren, auch in Verbindung mit Widerständen (SCR-DAC), oder Multi-Bit-DACs verwendet. Die Nachteile sind höhere Anforderungen an die Anstiegsgeschwindigkeit bzw. eine erhöhte Schaltungskomplexität. Ein weiterer Vorschlag basiert auf einem SC-Integrator, der eine Referenzladung mit einem über die Taktperiode integrierten Referenzstrom vergleicht und ein Korrektursignal zur Jitterkompensation ableitet. Kritische Einschränkungen sind hier das kT/C-Rauschen und die Ladungsinjektion im Vergleich zum kleinen Absolutwert des Taktjitters. In diesem Projekt soll eine von uns bereits früher untersuchte zeitkontinuierliche Kompensation des Taktjitter-Einflusses in CT-Delta-Sigma ADCs auf Siliziumebene verifiziert und implementiert werden. Das Prinzip basiert darauf, die DAC-Referenz abwechselnd nach oben und unten zu integrieren und die integrierten Werte über mehrere Taktperioden zu vergleichen, um ein Korrektursignal zu erzeugen. Der Vorteil dieser Methode ist die sukzessive kontinuierliche Integration über Taktperioden und damit eine geringere Empfindlichkeit gegenüber kT/C-Rauschen und Ladungsinjektion in der Kompensationsschaltung. Bislang wurde die vorgeschlagene Methode sowohl auf Systemebene als auch auf Chipebene erfolgreich implementiert. Auf Systemebene reduziert die vorgeschlagene Methode erfolgreich den Einfluss von Taktjitter in CT-Delta-Sigma ADCs. Beim Vergleich dieser Kompensationsmethode mit der von SCR-DAC war die Fehlervarianz geringer als die von SCR-DAC und lag deutlich innerhalb der Nichtlinearitätsgrenzen von +/- 0.5 LSB. Auf Schaltungsebene ist die entwickelte Kompensationsschaltung so implementiert, dass sie sich an mehrere Taktraten anpasst: 8 MHz, 16 MHz, 32 MHz and 64 MHz. Die Funktionalität der Schaltung auf Simulationsebene wurde als zufriedenstellend befunden. Die Schaltung wurde unter Verwendung der TSMC 65 nm Technologie mit einer Stromversorgung von 1,2 V hergestellt. Die meisten Messaufbauten für den Testchip sind fertiggestellt, und der digitale Verarbeitungsbereich ist noch in Arbeit. Nach Fertigstellung des digitalen Verarbeitungsabschnitts wird eine umfassende Bewertung des hergestellten Testchips beginnen. Continuous-time delta-sigma ADCs are affected by clock jitter because the clock edges control the pulse width of the DAC, and thus directly disturb the feedback signal. To reduce the influence of clock jitter, today, mainly switched capacitors, also in conjunction with resistors (SCR-DAC), or multi-bit DACs are used. The disadvantages are higher slew rate requirements and increased circuit complexity, respectively. Another proposal is based on an SC integrator, which compares a reference charge with a reference current integrated over the clock period and derives a correction signal for jitter compensation. Critical limitations here are the kT/C-noise and charge injection compared to the small absolute value of the clock jitter. In this project, a continuous-time compensation of clock jitter influence in CT-Delta-Sigma ADCs, which was researched by us earlier, is intended to be verified and implemented at the silicon level. The principle is based on alternately integrating the DAC reference up and down, and comparing the integrated values over several clock periods to generate a correction signal. The advantage of this method is the successive continuous-time integration over clock periods and thus lower sensitivity to kT/C-noise and charge injection in the compensation circuit. So far, the proposed method has been successfully implemented at both system level and chip level. At the system level, the proposed method successfully reduces the influence of clock jitter in CT-Delta-Sigma ADCs. When comparing this compensation method with that of SCR-DAC, the error variance was less than that of SCR-DAC, lying well within the non-linearity limits of +/- 0.5 LSB. At the circuit level, the designed compensation circuit is implemented to adapt itself to multiple clock rates: 8 MHz, 16 MHz, 32 MHz and 64 MHz. The functionality of the circuit at the simulation level was found satisfactory. The circuit was fabricated using TSMC 65 nm technology with a power supply of 1.2 V. Most of the measurement setups for the test chip have been completed, and the digital processing area is still ongoing. Upon completion of the digital processing section, a comprehensive evaluation of the fabricated test chip will commence.